SmartDV推出PCIe/CXL/UCIe和谈转换与桥接IP，力助高机能芯片越发矫捷地应答算力需求

发布时间：2026-08-14 来历：转载 责任编纂：Lily

【导读】跟着进步前辈制程迫近物理极限，单芯片机能晋升、良率节制与研发成本等挑战日趋凸显，诸如CoWoS等进步前辈封装以和Chiplet芯粒异构集成已经成为全世界高算力芯片迭代进级的焦点路径之一。然而，跟着Chiplet芯粒架构快速普和、多和谈异构互联场景连续发作，新运用为焦点计较和存储芯粒组合提出了更高矫捷性要求，是以芯片设计对于跨和谈互通、高速桥接、和谈光滑转换的需求呈指数级增加。

然而，因为用在高机能计较的PCIe/CXL/UCIe互联和谈自己都极其繁杂且还有于继承快速演进，给这些和谈之间提供互通或者者桥接解决方案并不是易事。重要缘故原由包括：一是传统分立IP拼接、零星桥接方案适配效率低、时延高、兼容性差，极易成为高端高算力芯片的和谈转换机能瓶颈；二是于适配差别供给商的PCIe/CXL/UCIe和谈IP桥接解决方案时，多厂商IP集成会带来兼容性、交付及办事质量（QoS）等分外繁杂性。

SmartDV是领先的硅常识产权（硅IP）与片上验证解决方案（VIP）供给商，深度介入PCIe、CXL、UCIe等前沿互联尺度迭代事情。依托成熟的研发系统与专有东西平台，公司已经完成 PCIe 6.0、CXL 4.0及UCIe 3.0完备和谈IP，冲破传统单一和谈IP局限，自研原生跨和谈能力，实现PCIe与UCIe和谈智能互通，有用解决异构芯粒互联的和谈适配难题。

依托数十年于IP设计、验证和高速接口范畴的研发堆集，SmartDV于开发全品类和谈桥接IP上拥有经量产验证的实操经验。针对于芯粒互联的碎片化适配难题，SmartDV依附持久介入国际尺度制订的技能堆集与自研SmartCompiler IP主动化天生平台，打造了PCIe/CXL/UCIe芯粒互联IP以和跨和谈互通及桥接IP解决方案，可联合该公司自有的PCIe/CXL/UCIe和谈IP以和第三方的IP，一站式解决和谈转换痛点。

SmartDV的PCIe/CXL/UCIe跨和谈互通与桥接方案周全兼容这些和谈的最新版本，实现跨和谈无缝转换、超低时延高速传输、强靠得住链路治理与进步前辈封装适配。该方案撑持ASIC/FPGA双路径实现与和谈光滑迭代，已经经由过程多项流片与多家客户项目落地验证。依附全栈式、可定制、高落地性的技能能力，助力客户快速完成异构芯粒架构设计，年夜幅缩短高算力芯片研发周期、降低集成危害与量产成本，并可以使芯片设计企业经由过程和谈桥接实现更广泛的产物运用。

于焦点机能与架构设计上，SmartDV互联IP和桥接IP具有多通道带宽可扩大、超低传输延迟的焦点上风，内置完备的链路主动练习、过失校验重传、缓存一致性治理全套机制，为高速互联的不变性与靠得住性提供撑持。同时，产物针对于2D/2.5D进步前辈封装架构完成为了专属面积、功耗优化，于保障互联互通机能的基础上，实现高度功效可配置，且可实现各和谈版本的光滑迭代进级，精准适配差别客户的芯片设计与迭代需求。

焦点产物技能上风

SmartDV为PCIe/CXL/UCIe互联IP面向进步前辈Chiplet芯粒架构打造的跨和谈互通及桥接解决方案，周全笼罩PCIe、CXL、UCIe焦点和谈和各种桥接方案，兼容PCIe 6.0、UCIe 3.0、CXL 2.0/3.0/4.0全系列最新行业规范。产物撑持16/32/64多通道矫捷配置，于合适的场景下，可实现PCIe 6.0规格中的单通道最高64GT/s传输速度，原生适配多类UCIe帧格局，实现超高带宽与超低时延的两重冲破。

和谈层面，产物完备撑持CXL.io、CXL.cache、CXL.mem三年夜焦点功效和谈，具有链路自练习、过失校验重传、缓存一致性和谈治理，笼罩CXL.cache及CXL.mem两年夜典型运用场景。依托自研SmartCompiler IP天生平台，可按照客户定制化需求，精准裁剪IP功效、优化芯单方面积与运行功耗，实现IP高度定制化开发，年夜幅缩短芯片研发周期。

相较在行业同类竞品，该产物具有三年夜焦点差异化上风：

第一，和谈笼罩更周全，具有笼罩PCIe/CXL/UCIe高速互联和谈的互通及桥接解决方案，无需搭配多款第三方IP，年夜幅降低集成难度、规避多IP兼容危害；

第二，场景适配性极强，针对于性优化芯粒互联时延与封装兼容性，撑持多版本和谈共存适配，满意新旧架构迭代过渡需求；

第三，量产落地性更高，架构轻量化、可配置性强，统筹高机能与低功耗，交付周期短、移植成本低，兼容各种制程工艺，助力客户快速完成高算力芯片和基在Chiplet的芯片量产落地。

焦点运用场景

数据中央高机能计较（HPC）芯片

面向数据中央CPU、通用场理器、高密度互换芯片，经由过程PCIe/CXL/UCIe跨和谈桥接转换实现处置惩罚器裸片、HBM存储裸片、互换裸片的进步前辈封装集成，年夜幅晋升内存带宽，降低板级布线成本，满意云计较、年夜数据处置惩罚海量吞吐需求。

AI人工智能加快器芯片

它撑持集成GPU、NPU、CPU及存储单位的AI推理及练习芯片采用基在芯粒架构的分区设计，将计较芯粒、存储芯粒、接口芯粒经由过程UCIe互联，借助PCIe原有生态接入办事器主板，解决年夜算力芯片良率低、流片成本太高的行业痛点，正于成为当前年夜算力芯片主要的异构集成方案之一。

车载高机能域节制器SoC

该IP专为满意主动驾驶体系中高机能中心计较芯片及域节制器芯片需满意严苛的ISO 26262功效安全要求而设计，有助在支撑各种切合该规范的车规级体系级芯片（SoC）的研发。经由过程多芯粒集成实现感知、计较、存储、通讯功效分区设计，UCIe芯粒互联具有高不变性，PCIe对于外接口可直接毗连摄像头、雷达、车载高速外设，适配高阶主动驾驶体系。

边沿计较与收集处置惩罚芯片

5G基站处置惩罚单位、边沿网关、收集加快芯片，采用芯粒拆分架构，使用该IP实现收集接口裸片与计较裸片高速互联，统筹高吞吐、低时延需求，缩小芯片体积，顺应小型化边沿装备部署。

总结

于芯粒异构集成、多和谈交融的财产趋向动员下，PCIe/CXL/UCIe高速互联和谈的转换、互通及桥接能力直接决议了高端芯片的机能上限、迭代速率与运用广度。SmartDV笼罩PCIe/CXL/UCIe芯粒互通与桥接的IP解决方案，以全和谈笼罩、超低时延、高可定制、高量产成熟度四年夜焦点上风，有用应答多和谈适配繁杂、转换效率低、集成危害年夜、迭代成本高的行业挑战。

产物周全赋能数据中央HPC、AI年夜算力、智能车载、边沿收集四年夜高端赛道，以不变、高效、可进级的端到端全套互联解决方案，帮忙设计师再也不让和谈转换成为芯片机能短板并降低设计危害，连续助力全世界芯片客户快速完成进步前辈芯粒架构设计、范围化量产落地及矫捷运用。